隨著技術不斷進步市場對設備秏電量的要求也越來越嚴格小至移動裝置大到資料中心低秏電的要求已經對半導體生態系統產生龐大壓力不僅既有的設計及架構需重新考量應用的技術及驗證方法需改變甚至對結果的預期也需重新調整即使如此電力的問題還是如影隨形無法輕易解決

據媒體報導在過去常面對的電源問題不外乎漏電流currentleakage電遷移electromigration靜電放電electrostaticdischarge電阻電容延遲RCdelay或設計不良而縮短電池壽命等而這些問題均由大型且復雜的工程團隊負責處理即使問題無法緩解最后仍可要求制造廠調整制程解決

不過在55納米制程躍升為物聯網IoT設備主流后及芯片設計要求運用多核心的趨勢下待解決的電力范疇常高達數百項設計工程師不得不提升電源技術復雜度因應

同時制造端也不似過往可輕易調整制程解決電源問題為此晶圓廠已嘗試運用包括減少導線間閘極氧化層GateOxide或在16及14納米制程增加動態電力密度甚至采用更大型更昂貴的次世代制程因應越趨復雜的設計以解決秏電問題

據國際半導體技術發展藍圖ITRSRoadmap估測當制程從45納米降至10納米芯片效能將提升1.3倍而耗電將減少4.5倍電晶體的數量也能增加1倍不過這樣的推估顯然過于樂觀欲解決電力與效能問題各個方面均需做出調整

電力與效能是一體二面在過去效能達標后電力設計即使不符要求最后問題總能解決但自從智能型手機出現情況開始改觀一般來說電力設計需考量四項重點包括密度熱平衡輸送尖峰管理漏電閑置耗電及壽命可靠性等而調整設計架構Architecture效果較為顯著

舉例來說在思考架構時就需將電源納入考量并與后續設計做整合同時設計端也需對應架構的變化據以調整并降低秏電此外設計上也可采用近臨界Near-Threshold或次臨界Sub-Threshold技術協助近臨界或次臨界技術是除了考量新封裝方式采用新型態存儲器或客制芯片外業界尋求解決秏電問題的方法之一不過這些方法大多仍在研發階段實際幫助有限安謀ARM指出在65~130納米制程中僅需考慮大約10項關于制程電壓和溫度Process,VoltageandTemperaturePVT的制程臨界參數Corner但到了16或14納米PVT參數增至50項以上大幅提升設計難度再加上高達上百項的電源管控項目傳統驗證工具及方法均不足以因應

明導國際MentorGraphics高層指出面對復雜的電源問題需要新的工具協助工程師在設計系統單芯片SoC時即將電源納入考量好消息是這些工具正在逐步改進變得更有彈性

電源問題已經快速成為芯片設計時最棘手的問題之一隨著制程不斷精進及更多元件的采用電源問題只會變得更多更繁雜且更需秏時解決若無法適當因應不僅開發時程將拉長驗證無法落實甚至產品可靠性都將受質疑影響巨大